74HC193和74HCT193是高速硅柵CMOS器件，與低功耗肖特基TTL (LSTTL)針腳兼容。該類器件的規(guī)格符合JEDEC標(biāo)準(zhǔn)no. 7A。

74HC193和74HCT193是4位同步二進(jìn)制上行/下行計數(shù)器。單獨(dú)的上行/下行時鐘、CPU和CPD可分別簡化操作。輸出隨任意一個時鐘輸入從低電平躍遷至高電平而同步更改狀態(tài)。如果CPD保持在高電平時產(chǎn)生CPU時鐘脈沖，則該器件將向上計數(shù)。如果CPU保持在高電平時產(chǎn)生CPD時鐘脈沖，則該器件將向下計數(shù)。任何時候只有一個時鐘輸入可保持在高電平狀態(tài)，否則將導(dǎo)致錯誤操作。該器件可由異步主復(fù)位輸入(MR)隨時清零；其還可通過激活異步并行負(fù)載輸入(PL)而并行加載。

74HC193和74HCT193都包含四個帶必要導(dǎo)引邏輯的主從JK觸發(fā)器，提供異步復(fù)位、負(fù)載以及同步上行計數(shù)和下行計數(shù)功能。

每個觸發(fā)器都包含從從機(jī)到主機(jī)的JK反饋，這樣CPD輸入上的低電平至高電平躍遷將降低一個計數(shù)，而CPU輸入上的相同躍遷將向前進(jìn)位一個計數(shù)。

某個時鐘在另一個時鐘用于計數(shù)時應(yīng)當(dāng)保持在高電平，否則電路將由兩個時鐘進(jìn)行計數(shù)或根本不計數(shù)，具體取決于第一個觸發(fā)器的狀態(tài)，只要任何一個時鐘輸入為低電平則其不能進(jìn)行切換。需要反相操作的應(yīng)用必須在激活時鐘為高電平時作出反相決定，以避免錯誤計數(shù)。

終端上行計數(shù)(TCU)和終端下行計數(shù)(TCD)輸出通常為高電平。電路達(dá)到最大計數(shù)狀態(tài)15時，CPU的下一次高電平至低電平躍遷將使TCU變?yōu)榈碗娖健?/p>

TCU在CPU再次轉(zhuǎn)至高電平前都會保持在低電平，從而重復(fù)上行計數(shù)時鐘。

同樣，TCD輸出將在電路處于零狀態(tài)且CPD轉(zhuǎn)至低電平時轉(zhuǎn)至低電平。終端計數(shù)輸出可用作多級計數(shù)器中下一高階電路的時鐘輸入信號，因為它們會重復(fù)時鐘波形。多級計數(shù)器不會完全同步，因為每增加一級就會增大延遲時間差。

計數(shù)器可通過電路的異步并行負(fù)載能力預(yù)設(shè)。并行負(fù)載(PL)輸入為低電平時，無論時鐘輸入的狀態(tài)如何，并行數(shù)據(jù)輸入（D0至D3）上存出現(xiàn)的信息都會被加載到計數(shù)器中并出現(xiàn)在輸出（Q0至Q3）上，主復(fù)位(MR)輸入上的高電平會禁用并行負(fù)載門，將兩個時鐘輸入都覆蓋并將所有輸出（Q0至Q3）都設(shè)置為低電平。在復(fù)位或負(fù)載操作期間及之后，如果某個時鐘輸入為低電平，則該時鐘的下一次低電平至高電平躍遷將被定義為合法的信號并且會被計數(shù)。

• 同步可反相4位二進(jìn)制計數(shù)
• 異步并行負(fù)載
• 異步重置
• 可擴(kuò)展，無需外部邏輯